1概述

硅纳米线是一种新型的一维半导体纳米材料，线体直径一般在10 nm 左右，内晶核是单晶硅，外层有一SiO 包覆层，由于自身所特有的光学、电学性质如量子限制效应及库仑阻塞效应引起了科技界的广泛关注，在微电子电路中的逻辑门和计数器、场发射器件等纳米电子器件、纳米传感器及辅助合成其它纳米材料的模板中的应用研究已取得了一定的进展。目前纳米电子器件的制备方法主要有两种，即“自上而下”法和“自下而上”法。所谓自上而下是指从体材料出发，利用薄膜生长和纳米光刻技术（电子束光刻等）制备纳米结构和器件；而自下而上是指从原子分子出发，自组装生长出所需要的纳米材料与结构，这就要求在材料的生长过程中对其结构、组分、大小和位置进行控制，从而直接生长出具有所需要的结构及性能的纳米器件。而目前研究硅纳米线纳米电子器件主要集中于自上而下的制备方法，即微电子器件制备工艺的基础上，对其进行改进以制备纳米电子器件，而采用自下而上的方法来研究硅纳米线纳米电子器件还处于初始阶段。

纳米线是一种在横向上被限制在100纳米以下，纵向上没有限制的一维材料。纳米线也被称为“量子线”,因为在这个尺度上，量子力学效应表现的非常明显。

根据组成材料的不同，纳米线可分为不同的类型，包括金属纳米线(如:Au, Ni, Pt等),半导体纳米线(如:Si,InP, GaN等)和绝缘体纳米线(如:Si02, Ti02等)。分子纳米线由重复的分子元组成，可以是有机的(如:DNA)或者是无机的(如:Mo6S9-xIx)。

由于在纳米尺度下受到量子效应的影响，纳米线表现出与许多在块体结构截然不同的性质，特别是在电学方面。纳米线的导电性预期将远远小于块体材料。这主要是由以下原因引起的：第一，当线宽小于大块材料自由电子平均自由程的时候，载流子在边界上的散射现象将会显现。例如，铜的平均自由程为40nm。对于宽度小于40nm的铜纳米线来说，平均自由程将缩短为线宽。同时，因为尺度的原因，纳米线还有其他特殊性质。在碳纳米管中，电子的运动遵循弹道输运(意味着电子可以自由的从一个电极穿行到另一个)的原则。而在纳米线中，电阻率受到边界效应的严重影响。这些边界效应来自于纳米线表面的原子，这些原子并没有像那些在大块材料中的原子一样被充分键合。这些没有被键合的原子通常是纳米线中缺陷的来源，使纳米线的导电能力低于整体材料。随着纳米线尺寸的减小，表面原子的数目相对整体原子的数目增多，因而边界效应更加明显。

另外，纳米线的电导率会经历能量的量子化。因为纳米线的尺寸在横向上受到了限制，所以电子的传输受到量子束缚，从而能级分立，使得纳米线的电阻值是非连续的数值。这种分立值是由纳米尺度下的量子效应限制通过纳米线的电子数造成的。这些孤立值通常被称为电阻的量子化。例如，通过纳米线的电子能量只会具有有离散值乘以朗道常数G = 2e2 / h (这里e是电子电量,h是普朗克常数)。电导率也因此被表示成为通过不同量子能级通道的输运量的总和。因为低电子浓度和低等效质量，这种电导率的量子化在半导体中比在金属中更加明显。

由于纳米线的特殊的性能，金属纳米线和半导体纳米线成为一维材料中比较有前景的材料，有关它们的研究已经成为纳米材料科学领域的热点之一。在凝聚态物理中，对电子输运现象的研究己经有了很长一段时间。在研究弹道输运时，理想的研究对象是宽度和长度都小于平均自由程的窄区，称为Sharvin点接触，因为电子在通过这些窄区时是没有散射的。纳米线的诞生为科学家们研究弹道输运提供了很好的材料，同时也激励人们研究纳米线的电学性质。近年来，人们已经在实验上成功制得了悬挂于两个金电极之间的稳定的金单原子链，这一成果被认为是低维物理以及纳米科技发展的一个里程碑，此后人们便把视线移到不同金属形成的原子链上。有报道称,Au、Ag、Cu、Na、Pa等抗磁性金属的电导有明显的2e2/h量子台阶跳跃，而Fe、Co、Ni等铁磁性金属没有量子台阶跳跃纳米线现在仍然处于实验阶段。不过，一些早期的实验表明它们可以被用于下一代的计算机器件。为了制造有效电子器件，第一个重要的步骤是用化学的方法对纳米线掺杂。这己经被用在纳米线上来制作P型和N型半导体。

2制备技术

电子束蚀刻

紫外光蚀刻是目前制备微电子器件的主要技术，目前所用的紫外光的波长为248 nm，而光刻的理论极限是100 nm，所以目前微电子工业上使用的光刻技术不能加工小于100 nm 的最小线宽。日本和美国的多家芯片制造公司和研究所正在开发使用超紫外光蚀刻技术，光刻的最小线宽达70 nm，但由于超紫外光易被空气吸收，所以只能在真空环境下使用，不适合大规模工业应用，还处于实验室研究阶段。而最近发展起来的所谓“纳米刻写”EB 技术的束斑直径非常小，蚀刻精度可满足10 nm 线宽的要求，而且蚀刻时也不需要掩模板，因而不存在硅片和掩模板之间的平行度问题，但目前EB 技术也有蚀刻速度过慢的缺陷，这为其进行大规模工业化生产带来了一定麻烦。Tsutsumi 等发展了一种新型的EB 技术[6]，即无机电子束蚀刻，此技术完全具有传统EB 技术的优点，同时分辨率更高，研究表明在纳米尺度范围内仅有4.2%的偏移，所以无机EB 技术很适合制备硅纳米结构器件。

反应性离子蚀刻（RIE）

RIE 是结合电浆态的反应性化学活性与引起离子撞击的物理影响来达到蚀刻的一项技术。以加速获得能量的正离子来撞击试片，能量为300~700 V，放置试片的极板加另一负偏压，操作压力仅为1.33~26.6 Pa的低压，属于异向蚀刻过程。由于RIE 是以离子撞击增强化学反应，故又称离子辅助气相表面化学或化学溅镀。RIE 蚀刻机理如下：（1）材料表面经过离子撞击后其化学性质发生了一定变化，有较大的溅镀效果；（2）离子撞击材料表面引起的晶格损伤会增强材料的蚀刻速率；（3）离子撞击材料表面，将能量转移给挥发性产物，使其脱离表面。

金属有机物化学气相沉积（MOCVD）

MOCVD 是一种先进的外延生长技术，是用氢气将金属有机化合物蒸气和气态非金属氢化物经过开关网络送入反应室加热的衬底上，通过热分解反应最终在衬底上生长出外延层的技术。MOCVD 是在常压或低压下生长的，氢气携带的金属有机物源（如III 族）在扩散通过衬底表面的停滞气体层时会部分或全部分解成III 族原子，在衬底表面运动到合适的晶格位置，并捕获衬底表面已热解了的V 族原子，从而形成III-V族化合物或合金。MOCVD 的主要优点是适合于生长各种单质和化合物薄膜材料，特别是高TC 超导氧化物及金属薄膜等，用于生长化合物的各组分和掺杂剂都是气态源，便于精确控制及换源，同时生长速率较快及需要控制的参数较少等特点，使MOCVD 有利于大面积、多片的工业化生产；但此技术也有氢化物毒性大、化学污染较严重及生长温度高等缺点。

3硅纳米线纳米电子器件

场效应晶体管（FET）

研制纳米晶体管，最便当最有效的途径是在原有硅微米CMOS 晶体管基础上，采用新技术和新材料进行革新[8]。而利用掺杂硅纳米线可以制备性能优良的FET，Cui 等对采用直径10~20 nm 的硅纳米线制成的FET 进行了研究，具体制备过程如下：将硅纳米线沉积到600 nm 厚的氧化硅衬底上，硅纳米线与衬底的电子接触点分别与源-漏电极相连接，采用EB 工艺将源-漏电极分开800~2 000nm 的距离，随后在源-漏电极上沉积厚度50 nm 的Ti和Au 以增强导电性，再在H2、He（H2 占10%）混合气体中于300~600℃快速退火3 min 以钝化Si-SiOx界面。热退火和表面钝化过程都可以增强 FET 的平均跨导及载流子迁移率，平均跨导从45 nS 增加到800 nS，最大峰值2 000 nS，平均迁移率从30 cm2/（V·s）增加到了560 cm2/（V·s），最大峰值1 350 cm2/（V·s），这些研究结果比目前硅FET 的性能好得多。载流子迁移率是电子穿越材料容易程度的量度标准，增大的载流子迁移率会提高晶体管的工作频率，证明硅纳米线FET 可以作为构造单元用于纳米电子器件中。

单电子探测器

单电子探测器的电路中包含多重隧道结（MTJ），MTJ 将电子转移到或离开存储节点，用相连的单电子隧道晶体管（SETTs）可以同时精确地计算移动到或离开存储节点的电子。

Stone 等采用磷掺杂硅纳米线对单电子探测器进行了研究，具体制备过程为：首先用磷掺杂硅纳米线制得了两个单电子晶体管，其中纳米线中的掺杂元素磷形成了导电岛和MTJ，然后采用光刻与EB 技术将包含相互连接及成键区域的电路集中在SOI 晶片上，晶片包含三部分：中部为磷掺杂浓度1×1019cm–3、厚度40 nm 的硅纳米线层，底部为硅衬底，以350 nm厚的氧化层隔开，顶部为SiO2 保护层。将金属气化并喷溅成膜后，采用RIE 技术将SOI 晶片移至硅衬底，为了减少纳米线的交叉结，再用氧化物钝化此器件，单电子存储元件利用掺杂硅纳米线的库仑阻塞效应可以实现单电子存储元件的制备，目前已经制得了数种单电子存储元件，电子到达接近传导通路的存储节点后晶体管的电压发生了变化。Stone 等采用与CMOS 相似的工艺制备了包含重磷掺杂硅纳米线的单电子存储元件，由于器件中材料的不均匀分布在导电岛间形成了大量隧道势垒，所以这种器件当温度大于4.2 K 时具有良好的库仑阻塞性能。具体制备过程如下：制备MTJs 的硅纳米线直径约50 nm、长500 nm。SOI 晶片上部为40 nm 厚的硅层，底部为硅衬底，中间被350 nm 厚的氧化层隔开，最顶部为20 nm 厚的氧化保护层，其中注入深度达40nm 的硅层的磷掺杂浓度为1×1019cm–3。采用EB及RIE 技术在SOI 衬底上制得了集成电路芯片，并在芯片上涂了200 nm 厚的光刻胶保护层，电子束直径小于10nm 的高分辨电子束蚀刻系统用于限制光刻胶上的电路，RIE 用于将电路移至SOI 晶片上，随后再用EB 工艺将电路连接到电子接触元件上。为了增强绝缘性能及防止纳米线尺寸小于蚀刻尺寸，将芯片于温度为1 000℃、干燥氧化气氛中氧化15min 后除去表面氧化层，并将铝气化形成400 nm厚的铝层以便芯片具有良好的欧姆接触性能。

存储元件包括 MTJ1，作为静电计的MTJ2，其存储节点面积仅0.5 ìm2，可以检测存储节点的存储状况，每个MTJ 都有一个旁电路来修正操作点的工作状况。边门电路电压使得MTJ1 偏离其库仑阻塞区，当存储节点电压超过其库仑间隙电压时电子通过此晶体管；MTJ2 上的高泄漏极电压防止电导出现波动，同时可以控制静电计电流呈线性变化。研究认为90%的硅纳米线都具有良好的库仑阻塞效应，同时也注意到CMOS 电路在温度高于4.2 K 时能有效地工作，所以将来可能在室温下实现此器件的应用。

双方向电子泵

双方向电子泵为基础二元构造单元，由 SETs 组成。采用EB 及RIE 技术用Al 膜将硅纳米线固定在SOI 晶片上采用湿化学腐蚀工艺将Al 膜去除后，将此器件于1 000℃氧化钝化5 min，制得了硅纳米线长80 nm 的双方向电子泵电路SEM 图。Altebaeumer 等对这些库仑阻塞器件的电子特性研究表明减少硅纳米线的长度，门电路电压可以很好地控制通过隧道势垒的电子输运情况。

双重门电路

Tilke 等在双门电路中分别嵌入了重掺杂硅纳米线及用于MOS 场效应晶体管的平面旁电路，制备过程如下：采用快速热氧化工艺（RTO）在硅晶片表层氧化生长50 nm厚的氧化物层，此过程需消耗25 nm厚的硅层。随后用HF 酸将氧化物腐蚀后，应用阵列标志在25 nm 厚的硅薄膜上得到了一台面结构，以便随后的光刻及RIE 工艺能顺利实施。采用低能量EB技术可将纳米线直径限制在9 nm 以下，RIE 工艺将未受保护的硅层移至嵌入的氧化层内，并采用光刻胶来保护面积较大的接触区。为了钝化蚀刻结构表面及蚀刻过程引起的表面结构的破坏，于950℃制得了厚约5nm 的热沉淀栅氧化物，随后通过CVD 或喷溅工艺在上面沉积一层50nm 厚的氧化层作为金属顶栅极。通过金属栅极和平面边栅极可以控制重掺杂硅纳米线的单电子作用，所以通过改变金属栅极及平面边栅极电压就可以控制纳米线的电导波动情况，这可能对制造低能耗集成逻辑电路有极其重要的作用。

纳米线阵列

按多种长度级图案制造大面积的阵列结构，可望应用于纳米器件。Whang 等采用自下而上工艺成功构筑了纳米线阵列，以硅纳米线为原料，先采用一种非极性溶剂配制了纳米线悬浮液，再将悬浮液分散到在Langmuir-Blodgett 表面，随后压缩这层液膜使纳米线沿着长轴方向排列，其中纳米线之间的间距与压缩工艺有关，将这层阵列膜转移到一块平坦的衬底之后，按顺序在衬底上将阵列膜逐层堆砌起来，形成多层纳米线阵列，最后用光刻法除去表面包覆区，得到重复纳米线阵列.Langmuir-Blodgett技术与光刻法结合，可以提供一种灵活、通用、并行且可以规模生产的纳米线阵列膜生产工艺。平行纳米线阵列可以用来制造高性能纳米线场效应管阵列，适合作为生化传感器阵列及计算逻辑元件使用，同时也为自下而上工艺组装的单晶纳米线向宏观电子应用领域发展开辟了一条新途径；而交叉纳米线阵列可望作为可编址纳米发光二极管的源极和电脑结构的基础元件使用。